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台积电、IMEC、IBM 和三星的研究人员都将在12月于旧金山举行的今年国际电子设备会议 上报告垂直堆叠互补场效应晶体管 (CFET) 的进展。
台积电的工程师发表了一篇论文，介绍了在 48nm 栅极间距上制造的全功能单片 CFET 反相器的性能。48nm 栅极间距大致相当于 5nm 工艺。
CFET的概念最初由IMEC研究机构提出，被认为是继环栅多通道晶体管之后的晶体管架构。
论文 2.5题为《48nm栅极间距单片CFET反相器的首次演示，面向未来逻辑技术扩展》，由台积电的 S. Liao 等人撰写。
逆变器是许多逻辑电路的构建块，由堆叠在p型纳米片晶体管上方的n型纳米片晶体管制成。台积电包括背面触点和互连，以提高性能和增加设计灵活性。
台积电生产的器件表现出高达 1.2V 的电压传输特性和 74 至 76mV/V 的亚阈值斜率。这种高性能 CFET 被誉为 CFET 技术进步的里程碑，尽管它不太可能在当代节点投入商业制造。双晶体管堆叠带来的面积减小伴随着制造工艺的复杂性，但进一步的尺寸缩放和以类似于 3D-NAND 的方式堆叠可能会带来功率、性能、面积和成本 (PPAC) 的进步。
CFET逆变器的电压传输特性。
论文 2.4 由 IMEC 的研究人员提交，标题为《双排 CFET:针对面积高效的 A7 技术节点的设计技术协同优化》，表明在 z 方向和 xy 平面上继续将 CFET 扩展到更高的水平。A7 或 7 埃技术节点预计将紧随 1nm节点。IMEC 过去的路线图显示，CFET将在2032年左右进入 A5 节点的主流生产。
IMEC也正在使用当代工艺节点。论文2.7讨论了60nm栅极间距工艺中与源极和漏极的直接背面接触，大致相当于7nm节点。
IBM研究部和三星也参与了 CFET 探索，并发表了论文 2.8——用于未来逻辑技术的具有阶梯式通道的单片堆叠 FET。
本文提出了阶梯结构的概念，其中底部 FET 通道比上方通道更宽。这样做的好处是可以降低堆叠高度，减少高纵横比工艺带来的挑战。本文还讨论了顶部-底部通道中间介电隔离、顶部-底部源极/漏极隔离和双功函数金属。摘要中没有讨论金属或栅极间距，因此读者必须等待演示或会议纪要才能了解更多信息。
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